本網(wǎng)訊 為解決電子開發(fā)人員所面臨的重要的功耗挑戰(zhàn)，Cadence設計系統(tǒng)公司（納斯達克：CDNS）今天推出Voltus™IC電源完整性解決方案（Voltus™ICPowerIntegritySolution），提供卓越性能的電源分析以滿足下一代芯片設計的需要。Voltus™IC電源完整性解決方案利用獨特的新技術并結合Cadence®IC、Package、PCB和系統(tǒng)工具使設計團隊在整個產品開發(fā)周期更好地管理芯片設計的電源問題，以取得更快的設計收斂。
飛思卡爾半導體（FreescaleSemiconductor）首席技術官KenHansen表示：“我們在早期就與Cadence合作，以驗證Voltus技術，對其在不影響精度的情況下顯著提升的性能印象深刻。這種性能的提升對幫助我們實現(xiàn)產品上市時間目標起著無可估量的作用。”
緊隨5月份推出Tempus™時序簽收解決方案的步伐，Voltus解決方案的推出標志著Cadence今年旨在加快設計簽收和收斂的第二項重大新產品面世。利用Voltus解決方案，Cadence客戶可通過下述關鍵功能將電源簽收收斂和分析階段的時間縮短至最低：
• 新的大規(guī)模分布式并行電源完整性分析引擎比其競爭產品性能提升高達10倍；
• 層次化體系架構與并行執(zhí)行可擴展到多個CPU內核和服務器，可實現(xiàn)高達10億instances規(guī)模的設計分析；
• SPICE-精度的解決方案提供最準確的電源簽收結果；
• Physically-aware的電源完整性優(yōu)化，例如早期電源網(wǎng)格分析、去耦合電容和電源門控分析可提高物理實現(xiàn)質量和加快設計收斂。
VoltusIC電源完整性解決方案可作為獨立產品提供這些功能，當它與下述其他Cadence工具結合在一起可提供更大的效益：
• 與Tempus™時序簽收解決方案一起使用，是業(yè)界第一個統(tǒng)一的用于更快的收斂時序和功率簽收的解決方案；
• 與Encounter®數(shù)字實現(xiàn)系統(tǒng)（Encounter®DigitalImplementationSystem）和Allegro®Sigrity™PowerIntegrity結合，可為包括芯片、封裝和PCB在內的設計提供獨特與全面的電源完整性解決方案；
• 與Virtuoso®PowerSystem結合在一起，可分析模擬混合信號SoC設計中的定制/模擬IP；
• 與Palladium®DynamicPowerAnalysis功能一起使用，通過真實功耗激勵進行精確的IC芯片電源完整性分析。
“由于電源問題在SoC中發(fā)揮著日益增長的作用，我們認識到現(xiàn)有的技術不能滿足復雜設計的需要，”Cadence數(shù)字與簽收部門資深副總裁AnirudhDevgan表示。“VoltusIC電源完整性解決方案為這些挑戰(zhàn)提供了解決方案，我們所有的早期使用者都表示它們在性能和功能上取得了巨大成功，包括對業(yè)界最大芯片的按時流片。”
Voltus技術通過了臺積電16納米FinFET制程的設計規(guī)則手冊第0.5版的認證。為了滿足臺積電EDA工具驗證標準，Voltus解決方案可以讓客戶獲得精確的靜態(tài)和動態(tài)IR壓降分析，滿足16納米FinFET的先進的電遷移設計規(guī)則對精度的要求。Cadence正與臺積電合作完成設計規(guī)則手冊第1.0版的認證。 |
